频率为100KHZ,占空比为1/2的方波怎样分频与滤波怎样同时产生频率为10KH...

设置电压比较器的阀值电压，通过比较得到电压比较器的输出电压为高电平或低电平，得到一个频率与正弦波信号频率相同的方波信号。然后再以此方波信号作为三角波产生电路的输入，通过积分器在其输出端得到一个频率与方波频率相同的三角波信号。

那就是：在功放之前使用电子分频器（Crossover/Xover）或使用数字音频处理器里面的分频功能。 使用分频器，可以按照音箱的频响范围指标，分割频段，保留音箱可以正常转换为声音的电信号频率部分，切除音箱不能转换为声音的电信号频率部分。让音箱应有的电声转换能力充分发挥，并消除安全隐患，减轻喇叭负担，提高安全性。

能设置成18kHz，根据傅里叶变换，方波中含的较大的谐波为基波的奇数倍的谐波，其它次谐波含量很少，也就是主要含10k、30kHz、50kHz。。你把滤波器截止频率设置在18kHz，如果滤波器阶数够了，在30kHz的时候衰减已经很大，那么滤波之后的信号的失真还是很小的，主要考虑滤波器在30kHz的时候的衰减。

采用运算放大器先产生一个正弦波信号。正弦波信号通过滞回比较器产生一个方波信号。方波信号通过一个积分器产生三角波信号。以上电路共需三个运算放大器和相关的电阻、电容。

用verilog实现占空比为50%的分频器

1、//功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。//其中F_DIV为分频系数，分频系数范围为1~2^n （n=F_DIV_WIDTH）//若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。

2、偶数分频：优雅的逻辑设计从基础的2分频开始，通过触发器反接，Verilog用简洁的取反逻辑描绘了这一过程。要实现4和8分频，只需级联2分频器，而对大系数N分频，关键在于计数到N/2时翻转时钟，确保输出信号有稳定的50%占空比。

3、用计数器实现，计数周期是12*10，每计数到5输出脉冲跳变一次。

4、奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到N－1）/2进行输出时钟翻转，然后经过（N+1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。

5、以下代码可以实现40%占空比的分频，供参考。

6、不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。

100分频电路占空比百分之50输入1MHZ输出10KHZ

初值为1MHz/10KHz=100。intel8253是NMOS工艺制成的可编程计数器/定时器，有几种芯片型号，外形引脚及功能都是兼容的，只是工作的最高计数速率有所差异，例如8253（6MHz），8253-5（5MHz）。

kHz的方波，分频只能产生50kHz的对称方波（二分频）和10kHz的非对称方波（10分频，占空比不能实现1/2），不能产生30kHz的方波。要产生正弦波，除了分频之外，还需要选频网络（带通滤波或谐振网络）。为了满足您的需求，推荐采用锁相环电路，锁相环可以实现分数倍的分频，还可以实现倍频。

T2 应该 = 0.7 R2C。对应原图，R20=1k，R19=33k，C3=2uF，输出7Hz，占空比约50.7%。